建立时间和保持时间检测-CMA/CNAS认证第三方检测机构|中析检测官网

理解建立时间与保持时间：数字电路可靠性的基石

在高速数字电路设计中，确保数据在时钟边沿被正确采样是系统稳定运行的关键。建立时间（Setup Time）和保持时间（Hold Time）正是定义这一正确采样窗口的核心时序参数。它们的满足与否直接决定了电路能否按预期工作。

时序约束的核心要素

建立时间 (Setup Time, Tsu): 指在时钟有效边沿（如上升沿）到来之前，数据输入信号必须保持稳定不变的最短时间。可以理解为数据需要提前多久准备好，等待时钟的“判决”。
保持时间 (Hold Time, Th): 指在时钟有效边沿到来之后，数据输入信号必须继续保持稳定不变的最短时间。这确保了时钟边沿采样时，数据不会因过早变化而导致错误。
采样窗口: 建立时间和保持时间共同定义了一个围绕时钟有效边沿的关键时间窗口。数据必须在这个窗口内保持稳定，触发器才能可靠地捕获其值。

违反这些约束会导致亚稳态现象——触发器输出进入一个不确定的电压状态，并可能将错误传播到后续逻辑，最终导致系统功能故障。因此，精确理解和检测Tsu和Th至关重要。

建立时间：数据提前稳定的要求

物理根源: 建立时间主要受限于触发器内部结构。时钟信号到达触发器后，需要一定时间才能“开启”采样门（如传输门），让数据输入端的值传输到内部节点（主锁存器）。同时，数据信号从输入端传播到内部节点也需要时间。Tsu就是确保在时钟有效边沿到来时，内部节点能捕获到已经传播到位并稳定的数据值所需的最短提前量。
检测目标: 验证数据在时钟边沿之前是否足够早地达到稳定状态。
典型检测方法:
- 静态时序分析 (STA): 这是最主流的方法。EDA工具基于电路网表、器件库模型（包含标准单元的Tsu、Th、延迟等信息）和用户定义的时钟约束，计算所有时序路径的延迟。它检查从源触发器（发送数据）到目标触发器（接收数据）的最大路径延迟是否满足：数据到达时间 <= 时钟捕获沿时间 - Tsu。如果不满足，则报告建立时间违例。
- 动态仿真 (时域仿真): 在仿真环境中，应用包含时钟和数据变化的测试向量。通过观察目标触发器的输出，特别是在时钟边沿附近改变数据输入的时间点，可以直观地发现数据变化太晚（临近时钟沿）导致采样错误的情况。通过逐步增加时钟频率（缩短周期），可以逼近并检测建立时间违例点。
- 自动测试设备 (ATE) / 片上测试结构: 在芯片测试阶段，ATE可以精确控制时钟和数据之间的相对延迟（skew）。通过逐步增加数据相对于时钟的延迟（模拟路径延迟增大），直到在目标触发器的输出观察到错误（与预期值不符），即可确定建立时间违例点。片上内建自测试结构也能实现类似功能。

保持时间：数据持续稳定的要求

物理根源: 保持时间主要受触发器内部锁存机制的影响。在时钟边沿到来后，采样门需要一定时间才能“关闭”，将捕获的数据值隔离并锁存住。同时，时钟信号在触发器内部传播到控制逻辑（如从锁存器）也需要时间。Th就是确保在采样门完全关闭之前，数据输入端不能发生改变所需的最短持续时间，防止新数据过早“冲掉”刚刚捕获的值。
检测目标: 验证数据在时钟边沿之后是否维持了足够长时间的稳定状态。
典型检测方法:
- 静态时序分析 (STA): 对于保持时间检查，STA关注的是从源触发器到目标触发器的最小路径延迟。它检查数据信号到达目标触发器的时间是否不会太早，以至于在时钟边沿之后稳定时间不足：数据到达时间 >= 时钟捕获沿时间 + Th。如果不满足，则报告保持时间违例。
- 动态仿真 (时域仿真): 在仿真中，可以设计测试向量，让数据在时钟有效边沿之后很快发生变化（例如，在时钟上升沿之后立即翻转）。观察目标触发器的输出是否被这个过早变化的数据干扰，导致采样值错误。通过逐步减少数据路径的延迟（或在仿真中提前数据变化时间），可以逼近并检测保持时间违例点。
- 自动测试设备 (ATE) / 片上测试结构: ATE可以通过精确控制，减小数据相对于时钟的延迟（模拟路径延迟极小），使得数据变化点非常靠近（甚至在）时钟边沿之后，观察是否出现采样错误。片上测试结构也能施加类似的时序偏移进行检测。

检测机制与分析方法

静态时序分析 (STA) 的核心地位: STA是目前大规模集成电路设计中进行时序验证的基石。它能在设计早期（无需仿真向量）快速、全面地检查所有路径的建立时间和保持时间约束，覆盖率高，是签核（sign-off）的必要步骤。
动态仿真的价值: 提供直观的波形视图，有助于调试和理解具体的违例场景，验证特定功能模式下的时序行为。对于异步接口、时钟域交叉（CDC）等复杂情况尤其重要。
物理测试的必要性: STA和仿真基于模型和假设。ATE测试和片上测试结构在硅片实际工作时进行检测，验证了制造后的芯片是否满足时序规格，考虑了工艺、电压、温度（PVT）变化和实际寄生参数的影响。
片上监控: 先进芯片可能集成时序监测电路（如时间数字转换器TDC），实时监测关键路径的延迟变化，甚至能在系统运行时检测潜在的时序违例风险。

设计实践中的关键考量

工艺角 (Corner) 分析: 芯片制造存在工艺偏差（快慢管）。建立时间检查通常在最坏情况慢角（高温、低电压、慢工艺）下进行，此时路径延迟最大，建立时间最紧张。保持时间检查则在最佳情况快角（低温、高电压、快工艺）下进行，此时路径延迟最小，数据到达最早，保持时间最易违例。多角点分析是必须的。
片上变异 (OCV, AOCV, POCV): 同一芯片上不同位置的器件特性、互连线延迟可能存在差异。先进的STA必须应用片上变异模型（如OCV - On-Chip Variation, AOCV - Advanced OCV, POCV - Parametric OCV）来更精确地建模这些局部差异对时序的影响。
时钟不确定性 (Clock Uncertainty): 包括时钟抖动（jitter）和时钟偏斜（skew）。在STA中，建立时间检查需要增加时钟不确定性（作为悲观量），因为抖动和skew会侵蚀可用的有效数据窗口。保持时间检查有时也需要考虑时钟不确定性（尤其是skew）。
时钟域交叉 (CDC): 当数据从一个时钟域传递到另一个异步时钟域时，传统的建立/保持时间检查失效。需要专门的CDC分析技术（如同步器设计验证、亚稳态平均故障间隔时间MTBF计算）来确保可靠性。
设计优化策略:
- 解决建立时间违例: 降低关键路径延迟（优化逻辑、插入流水级、提升驱动强度、调整布局布线）、降低时钟频率、提升供电电压（在功耗允许下）。
- 解决保持时间违例: 增加关键路径的最小延迟（插入延迟缓冲器、调整逻辑、降低驱动强度、优化布局布线以增加走线延迟）。保持时间违例不能通过降低频率解决。

结论
建立时间与保持时间的检测与保障是高速数字芯片设计成功的关键环节。通过深入理解其物理本质，并综合运用静态时序分析、动态仿真和物理测试等多种检测手段，设计者能够系统地识别和消除时序违例风险。考虑工艺角、片上变异、时钟不确定性等复杂因素，并在设计流程中实施严格的时序约束与验证策略，是确保最终产品在各种工作条件下都能稳定、可靠运行的核心保障。掌握这些时序检测的精髓，是驾驭现代高性能数字系统设计的基础能力。